【職務說明】 1.從事FPGA/IC 硬體及Verilog 或 VHDL設計二年以上經
驗，產業不拘 。
2.主要工作內容為FPGA設計、Verilog or VHDL code撰寫
並應用於以FPGA/CPLD量產之產品及學習/研發設計
FPGA-based ASIC IP
【職務類別】 資深FPGA設計工程師。
【管理責任】 無需負擔管理責任
【工作性質】 全職
【接受身分類別】 上班族
【詳細上班地點】 台北市內湖區
【是否出差】 無需出差
【工作待遇】 面議
【可開始上班日期】 2 個月內
【休假制度】 週休二日
工作條件限制
【年齡限制】 不拘
【學歷要求】 大學以上
【科系限制】 電子電機相關科系、研究所畢業者
【工作經驗】 二年以上
【語文條件】 不拘
【電腦專長】 辦公室應用：Word、Excel、PowerPoint、Outlook
作業系統：Win NT
【其它條件】 1.具FPGA/IC設計經驗、熟VHDL、VERILOG尤佳
2.熟VHDL、VERILOG
請寄履歷 : jack.chen@e-elements.com.tw 或 電 02-27918139 陳先生
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