AMD采用先进的EDA技术和方法，结合其合作伙伴生态系统为软硬件开发环境和嵌入式平台提供一整套功能强大的工具、设计库和设计方法。这些环境不仅可缩短开发时间，同时还可帮助开发者按需轻松创建定制硬件加速器。本课程主要围绕全新的Vivado设计工具套件，提供全新构建的自适应SoC增强型、以IP和系统为中心的开发环境，便于解决系统级集成和实现的生产力瓶颈，可显著提高设计生产力和设计结果质量，使设计者更好、更快地创建系统， 而且所用的芯片资源更少。此课程重心聚焦在设计开发者们最常见的时序约束和静态时序分析、时序收敛、UltraFast设计优化方法、功耗优化等。 

一、 培训对象

1. FPGA硬件设计开发者，可提供技能提升储备；

2. FPGA底层软件开发者跨向硬件设计领域，可提供软硬件系统设计参考；

3. 本课程特别适合FPGA工程师在最新UltraScale/UltraScale+或7 系列产品开发上作为提高设计生产力并加速新产品面世的进程。

二、 培训目标

1. 学会如何进行时序约束和静态时序分析；

2. 学会如何针对系统同步和源同步接口设置适合的时序约束；

3. 学会分析时序异常并采取适合的解决手段；

4. 学会多种时序收敛手段，减少延迟；

5. 学会如何最优化HDL编码技术、复位技术、流水线技术、同步设计技术等；

6. 学会基本的功耗优化收敛技术。

三、 学员基础

1. 具有一定的HDL语言基础

2. 基本了解FPGA架构

3. 具有一定的Vivado工具使用经验为佳

四、 教学平台

现场提供AMD官方开发板用于动手实验

五、 软件工具

Vivado ML Edition 2022.2或以上版本

六、 师资团队

讲师团队来自于全球领先的可编程逻辑解决方案提供商AMD（即Xilinx）公司的授权培训讲师及行业精英组成，具备顶尖FPGA系统设计技术，并有丰富的FPGA系统项目经验。领先的FPGA理论和丰富的实战经验，将带给学员以从不同的视角来审视和掌握FPGA系统开发的精髓。                       

部分师资介绍：

Robert Zhou：知名高校硕士学位，具有10年以上FPGA项目开发和技术支持经验，并具有多年的FPGA企业培训经验。

Kenson Zhang：AMD官方认证培训讲师，具有多年的FPGA技术支持和教学培训经验，AMD公司亚太区最佳讲师之一。

七、 培训收益

本课程将为基于最新版本的Vivado® Design Suite，了解相关数据库和静态时序分析 (STA) 机制，创建 AMD 设计约束 (XDC) 并学会静态时序分析；学习如何为您的 FPGA 设计的 SDR、DDR、源同步和系统同步接口制定适当的时序约束；学习如何利用系统复位技术、同步电路技术、最优化HDL编码技术和时序收敛技术及功耗收敛技术来提高设计性能和稳定性。

八、 证 书

培训结束，理论、实践双项考核成绩合格者，颁发AMD官方授权培训FPGA工程师证书。

九、 培训时间和地点

时间： 2023年10月28日-29日，每天9:30am-17:15pm

地点： 南京市江北新区集成电路产业服务中心依元素科技南京培训基地（地铁三号线星火路站附近）

十、 培训费用

费用：人民币3300元/人(含教材、实验资料、午餐和学习用具等)，食宿费用请自理。

特惠：10月22日前完成报名和缴费，享96折优惠； 三人及以上报名，享92折优惠。

（本活动最终解释权归依元素科技所有）

十一、 指定收款账户

户  名：深圳市依元素科技有限公司北京分公司

开户行：招商银行股份有限公司北京中关村支行

帐  号：110911478810902       

十二、 报名与课程咨询联系方式

报名链接:  http://www.e-elements.com/baoming/bm/id/100.shtml

课程内容咨询： 张剑森  18165756976  kenson.zhang@e-elements.com

课程报名咨询： 胡海燕  13814168632  haiyan.hu@e-elements.com

基于AMD FPGA的高级时序约束和设计收敛技术课程大纲